纳米晶存储器因其分立存储的特性解决了传统浮栅存储器在垂直堆栈尺寸缩小时所面临的隧穿氧化层厚度和电荷保持能力之间的矛盾。低成本、上艺参数易控制、可微缩化、与传统CMOS工艺相兼容等优势更是让硅纳米晶存储器被认为是下一代非挥发存储器的重要候选。硅纳米晶存储器高保持特性的优势使其在嵌入式及汽车电子方面有着非常广阔的应用前景。然而其特殊的物理结构决定着较为复杂的耐受特性退化机理。目前,耐受特性的提高已然成为硅纳米晶存储器所面临的重大挑战,甚至已经成为阻碍其量产的重要原因。本文围绕着硅纳米晶存储器在FN(Fowler-Nordheim)循环擦写应力下的耐受特性,深入开展了其耐受特性退化机理的研究。首先详细介绍了一些用于器件性能表征及可靠性研究的技术于段及方法。电容-电压(CV)曲线及电流-电压(Id-Vg)曲线作为存储器件最基本的特性曲线常常被用于器件窗口、擦写速度、耐受特性及保持特性等基本性能的表征。而准静态-高频CV法、亚阈值摆幅(Sub-threshold Swing)提取、电荷泵(Charge Pumping)测试及中带电压(Mid-gap Voltage)计算法可以更为深入的对器件做机理性的分析。耐受特性、保持特性及阵列干扰测试是衡量器件可靠特性的基本参数。我们采用亚阈值摆幅法、电荷泵方法和中带电压三种方法对不同FN循环擦写应力条件下的耐受特性退化机理进行了研究。对造成耐受特性退化的两大主导因素：界面陷阱和氧化层陷阱的产生做了定性和定量的对比分析。结果表明：随应力循环擦写次数的增加,耐受特性退化愈加严重。其中,界面陷阱的产生在硅纳米晶存储器耐受特性退化中扮演着重要角色,而采用高的擦除电压会产生更多的界面陷阱和氧化层陷阱,导致更严重的退化。在清晰了界面陷阱的产生是耐受特性退化的主导因素之后,我们分别采用高频CV、电荷泵测试和准静态CV-高频CV结合法深入分析了硅纳米晶存储器件由FN应力循环擦写所导致的界面态退化机理。从高频CV法提取的平均界面态密度变化曲线中可以看到,随循环次数的增加,禁带中界面态的产生是非均匀的,位于中带能级上方的受主型界面陷阱产生速率远远大于位于中带能级下方的施主型界面陷阱产生速率。而采用电荷泵法提取的FN应力循环擦写104所产生的界面陷阱能级分布进一步证明了该结论：受主型界面陷阱密度大于施主型界面陷阱密度,应力所致界面陷阱在禁带中呈现阶梯状分布,受主型界面陷阱的产生主导着界面态的退化。为了进一步明确界面陷阱的产生机理,我们采用结合准静态-高频CV的方法提取了能级范围更宽,更为精确的界面陷阱能级分布。我们发现在缺陷密度较低的新器件中,界面陷阱密度呈现出双峰分布(0.3eV0.85eV),双峰的能级位置与常规Pb中心的解释相吻合。而不论是同一应力在不同循环次数后还是不同应力在循环104次后的界面陷阱却表现出了四峰分布(0.3eV0.45eV,0.7eV,0.85eV),在中带能级位置附近产生了两个新的峰位,且新生峰的峰值随应力循环次数的增加迅速增长。我们认为,FN应力循环擦写所导致的界面态的退化与靠近中带的两个峰有直接的关系,且新生峰的产生机制仍然与硅悬挂键有关,只是与常规的Pb中心解释有着不同的微观结构而表现出不同的峰位能级。对耐受特性退化机理的清晰认识是我们研究改善耐受特性的基础,因此,本文对循环擦写应力所导致的耐受特性的退化机理的研究结果对可靠性的优化提供了一定的理论依据,具有很强的实际指导意义。在明晰了硅纳米晶耐受特性的退化机理之后,本文从操作方式的角度对硅纳米晶存储器的可靠性进行了优化,以常规CHE方法为基础,创新性的提出了一种PN结辅助编程的方法。源端、衬底接地,在栅极和漏端施加同步正向脉冲之前,漏端上被施加了一个短的负脉冲,使漏-衬底PN结发生正偏,产生大量的非平衡电子分布在漏结空间电荷区周围。在脉冲转换到栅极和漏端的同步正向脉冲之后,这些积累在衬底的非平衡电子和沟道热电子一起被加速注入至纳米晶内。更多的电子被更快的注入到硅纳米晶中,产生了更大的存储窗口和更快的编程速度。此外,我们研究了编程后存储电荷的横向分布,发现和常规CHE方法相比,电子注入途径更广,因为造成的隧穿氧化层损失更低,这也是新编程方法在增大硅纳米品存储器存储窗口、编程效率的同时,提高了器件耐受特性和数据保持特性的原因。PN结辅助的编程方法很好的解决了硅纳米品存储器存储窗口增大与可靠性退化之间的矛盾,具有一定的实际运用意义。
