低成本数字集成电路在线故障检测的研究

分时故障检测论文 并发故障检测论文 冗余面积开销论文 平均故障检测延时论文
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随着集成电路工艺的进一步发展,CMOS器件的特征尺寸和内部互联线的宽度越来越小,数字集成电路的规模和设计复杂度成倍增加,数字电路故障的来源越来越多,并且发生率也迅速提高。为应对数字集成电路中日益严重的可靠性问题,迫切需要提高电路的容错能力。目前多数研究集中在数字电路的并发故障检测和恢复技术上,但现有的并发故障检测方法代价过高,不适用于对成本敏感的应用中。为解决这一问题,本文研究了数字集成电路运行时故障检测的低成本实现策略,主要包括以下几个方面的内容:首先简单介绍了课题的研究背景和电路故障的基本概念,对目前常用的电路容错设计技术分类举例说明,并介绍了并发故障检测的研究现状。文章的第二部分介绍了可重构系统的基本概念和FPGA的动态局部重构特性,论证可重构系统,尤其是支持动态局部重构的FPGA,是开发和实现系统容错设计的最佳平台。文章的第三部分提出了分时故障诊断的主导思想和设计流程。分时故障诊断借助系统的可重构能力,在系统运行过程中交替改变检测区域的硬件配置,实现逻辑资源的分时复用,籍此在系统的故障检测能力没有明显下降的前提下,以平均故障检测延时的适当增加为代价,降低系统的冗余面积开销。此外还利用一个自定义的概率模型分析了分时故障诊断的检测能力和面积代价与设计参数之间的近似函数关系,并研究了电路实现中的若干具体问题。文章的最后借助一个应用实例验证了分时故障诊断的可行性以及之前理论分析的结论。
摘要第5-7页
ABSTRACT第7-8页
目录第9-11页
附录 1 图片目录第11-13页
附录 2 表格目录第13-14页
第一章 引言第14-25页
    1.1 研究背景第14-16页
    1.2 电路故障的基本概念第16-17页
    1.3 国内外研究现状第17-23页
        1.3.1 静态容错设计第17-19页
        1.3.2 动态容错设计第19-21页
        1.3.3 降低容错设计的代价第21-23页
    1.4 本文的工作第23-25页
第二章 FPGA 重构技术第25-32页
    2.1 FPGA 结构介绍第25-27页
    2.2 可重构系统第27-28页
    2.3 XILINX 动态局部重构第28-31页
    2.4 本章小结:动态局部重构应用于可靠系统第31-32页
第三章 分时故障诊断第32-50页
    3.1 基本原则第32-33页
    3.2 与原始设计有关的要素及其定性分析第33-37页
        3.2.1 模块分割第33-35页
        3.2.2 并发故障检测模块的方案第35页
        3.2.3 时间片调度策略第35-36页
        3.2.4 设计流程第36-37页
    3.3 故障检测能力及代价分析第37-48页
        3.3.1 面积代价第39-41页
        3.3.2 故障检测能力第41-48页
    3.4 本章小结第48-50页
第四章 故障检测模块的实现第50-64页
    4.1 并发故障检测方案介绍第50-56页
        4.1.1 复式系统第50-51页
        4.1.2 奇偶性预测第51-53页
        4.1.3 单向错误检测编码第53-55页
        4.1.4 比较与结论第55-56页
    4.2 故障检测器的简化第56-59页
    4.3 寄存器状态同步第59-63页
        4.3.1 状态复制第59-62页
        4.3.2 状态自动更新第62-63页
    4.4 本章小结第63-64页
第五章 开发实例:视频监控系统第64-76页
    5.1 原始设计第64-65页
    5.2 系统模块的分割第65-66页
    5.3 故障检测模块设计第66-69页
    5.4 硬件实现第69-71页
    5.5 时间片调度第71-72页
    5.6 测试结果及分析第72-75页
        5.6.1 冗余面积开销第72-73页
        5.6.2 平均故障检测延时第73-75页
    5.7 本章小结第75-76页
第六章 总结与展望第76-78页
    6.1 主要创新点第76-77页
    6.2 分析和展望第77-78页
参考文献第78-83页
致谢第83-84页
攻读硕士学位期间已发表或录用的论文第84页
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