SOI(Silicon-on-insulator)技术已经得到了广泛应用,被国际上公认为“二十一世纪的硅集成电路技术”,抗辐射领域是SOI技术最初、最重要的应用领域,依然保持着持续的发展。本文对低压SOI CMOS、高压SOI CMOS和SOI SONOS EEPROM共三种器件的总剂量辐射特性进行了深入研究,提出了基于SOI的抗辐射SONOS EEPROM器件和抗辐射100V高压CMOS器件。研究成果为抗辐射SOI电路的研制奠定了良好的基础,部分成果已经得到实际应用。主要研究内容包括:本文研究了全耗尽和部分耗尽SOI CMOS器件的特性、关键工艺及器件模型建立要点,研究了部分耗尽SOI CMOS器件的电离总剂量辐射效应和数值仿真,开发了SOI CMOS工艺加固技术。本文给出了SOI CMOS器件体接触效果与版图尺寸间的关系,对抗辐射SOI电路的设计有实际的指导意义。通过对SOI器件模型的研究,解决了SOI建模中的关键技术问题—浮体效应和自加热效应参数的提取问题,建立的模型能够反应出SOI器件特有的浮体效应和自加热效应。本文对器件不同场区介质的抗总剂量辐射性能进行了研究,发现某些介质具有很强的抗辐射能力,分析认为这和介质内的缺陷结构有关,这些缺陷结构起到电子陷阱中心的作用;研究发现对背栅的加固固然能够提高器件的抗总剂量辐射能力,但同时会影响到器件前栅的特性。采用本文介绍的SOI CMOS工艺抗辐射加固技术加工的SOI SRAM电路,其抗总剂量辐射能力达到500K rad(Si)以上。本文提出了采用100V/5V高低压兼容SOI CMOS集成电路工艺制造的抗辐射100V SOI高压CMOS器件,并对它的总剂量辐射特性展开了研究,给出了不同结构、不同辐射偏置下高压器件的阈值电压、泄漏电流与辐射剂量的变化关系。研究结果表明,SOI高压nLDMOS在100K rad (Si)辐射后最小阈值电压漂移为0.1V, SOI高压pLDMOS在100K rad (Si)辐射后最小阈值电压漂移为2.49V;SOI高压nLDMOS在1 Mrad (Si)辐射后最小阈值电压漂移为0.64V, SOI高压pLDMOS在1 Mrad (Si)辐射后最小阈值电压漂移为5.4V,器件在总剂量1M rad (Si)辐射后没有观察到明显漏电。随着沟道长度的减小,高压器件抗总剂量辐射能力减弱。本文提出了抗辐射SOI SONOS EEPROM器件,从半导体器件物理和能带理论的角度分析了SOI SONOS EEPROM器件在辐射环境下的工作和失效过程。制备出体硅单层多晶EEPROM、SOI单层多晶EEPROM和SOI SONOS EEPROM共3种结构的EEPROM,并开展了辐射实验研究。研究发现,SOI SONOS EEPROM的阈值电压在经首次辐射后变化平缓,当总剂量达到300 Krad(Si)时,该器件仍然保持2.3V的阈值电压窗口,较初始状态阈值电压减小34%,较首次经辐射时的阈值电压减小8%。说明基于SOI技术的SONOS EEPROM具有良好的抗总剂量辐射能力,并且在SOI材料上制造出的SONOS EEPROM器件又能发挥SOI器件的天然抗单粒子优势,研究成果为抗辐射EEPROM电路中的存储单元结构选取提供了技术基础,SOI SONOS EEPROM器件可应用于空间领域。
