| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 研究背景与研究目的 | 第7-8页 |
| 1.2 MCML的国内外研究现状 | 第8-10页 |
| 1.3 本文主要工作与结构安排 | 第10-11页 |
| 第二章 MCML原理和特性参数 | 第11-25页 |
| 2.1 MCML电路工作原理 | 第11-12页 |
| 2.2 MCML基本电路结构 | 第12-18页 |
| 2.2.1 静态MCML电路的典型结构和工作原理 | 第12-13页 |
| 2.2.2 动态MCML(DyCML)电路的典型结构和工作原理 | 第13-16页 |
| 2.2.3 MCML电路模型 | 第16-18页 |
| 2.3 MCML电路的特性参数 | 第18-25页 |
| 2.3.1 延迟(t d ) | 第18-20页 |
| 2.3.2 功耗(Pd) | 第20页 |
| 2.3.3 电压摆幅(ΔV ) | 第20-21页 |
| 2.3.4 增益(A v ) | 第21页 |
| 2.3.5 噪声容限(NM) | 第21-22页 |
| 2.3.6 压摆率(VSR) | 第22-23页 |
| 2.3.7 信号倾斜率(SSR) | 第23-25页 |
| 第三章 影响MCML电路性能的重要因素 | 第25-43页 |
| 3.1 电压摆幅对MCML电路性能的影响 | 第25-27页 |
| 3.2 静态电流对MCML电路性能的影响 | 第27-30页 |
| 3.3 有源负载对MCML电路性能的影响 | 第30-32页 |
| 3.4 开关噪声对MCML电路性能的影响 | 第32-43页 |
| 3.4.1 馈通效应对MCML电路的影响 | 第32-36页 |
| 3.4.2 多输入信号同时开关对MCML电路的影响 | 第36-43页 |
| 第四章 纳米级MCML基本逻辑单元的分析与设计 | 第43-75页 |
| 4.1 纳米级工艺的特点 | 第43-45页 |
| 4.1.1 纳米级工艺的优势 | 第43-44页 |
| 4.1.2 纳米级工艺下的漏电流 | 第44页 |
| 4.1.3 纳米级工艺带来的设计难点 | 第44-45页 |
| 4.2 纳米级工艺对MCML电路的影响 | 第45-50页 |
| 4.2.1 漏电流对MCML电路的影响 | 第45-47页 |
| 4.2.2 沟道调制效应对MCML电路的影响 | 第47-50页 |
| 4.3 MCML电路的设计方法与设计流程 | 第50-55页 |
| 4.3.1 MCML电流源晶体管的设计 | 第50-51页 |
| 4.3.2 逻辑运算晶体管的设计 | 第51-52页 |
| 4.3.3 有源PMOS负载电阻的参数设计 | 第52-53页 |
| 4.3.4 MCML电路的设计流程 | 第53-55页 |
| 4.4 多种纳米级MCML基本逻辑单元的分析与比较 | 第55-75页 |
| 4.4.1 MCML反相器/缓冲器(INV/Buffer) | 第55-58页 |
| 4.4.2 MCML通用逻辑门(Universal Gate) | 第58-70页 |
| 4.4.3 MCML锁存器(Latch) | 第70-75页 |
| 第五章 纳米级MCML电路与标准CMOS逻辑电路的比较 | 第75-81页 |
| 5.1 电源电压对纳米级MCML电路和标准CMOS逻辑电路的影响 | 第75-79页 |
| 5.1.1 MCML反相器/缓冲器受电源电压的影响 | 第75-77页 |
| 5.1.2 标准CMOS反相器电路受电源电压的影响 | 第77-79页 |
| 5.2 工艺尺寸对纳米级MCML电路和标准CMOS逻辑电路的影响 | 第79-81页 |
| 第六章 总结与展望 | 第81-83页 |
| 致谢 | 第83-85页 |
| 参考文献 | 第85-89页 |
| 研究成果 | 第89-90页 |
