超深亚微米技术的应用使得芯片的集成度大幅提高,集成电路设计正快速地向片上系统SoC(System-On-a-Chip)设计方法转变,SoC不论在开发周期,还是在系统功能、性能方面,均具有无可比拟的优点。但是随着SoC集成IP核数目的增多,功能越来越复杂,SoC的测试数据量、测试功耗也随之急剧增加,其测试访问也变得更加困难,进而也就为SoC的测试带来了更大的挑战。SoC的测试问题已经受到越来越广泛的关注。而测试数据压缩是解决SoC测试问题的一种行之有效的方法,它可以用于减少所需存储的测试数据量。测试时,压缩后的数据经过解码电路被还原为原始的测试向量,施加到被测电路完成测试。对此,本论文围绕SoC测试数据压缩问题展开了研究。详细介绍了SoC测试的相关理论和SoC测试数据压缩技术,对现有的几种典型方法的优缺点进行了分析,总结出了每种方法各自的适用范围,并在此基础上提出了部分改进。本文提出了一种基于无关位预处理的改进FDR码压缩方法。该方法是一种综合性能比较高的编码压缩方法,它对当前在测试数据压缩领域比较优秀的FDR码做了相应的改进。针对FDR码只对0游程进行编码而对测试序列中连续的1压缩率不高的缺点,本文提出了一种对0和1游程同时编码的压缩方案;为达到更高的压缩率和降低测试功耗,文中提出了一种根据前后数据指定无关位的预处理方法;随后给出了相应的编码算法,并设计了相应的解码器。最后,本文将这种无关位指定方法应用到了状态翻转连续长度码中,并在预处理方面作了相应的改进。为了验证本论文提出方法的正确性和有效性,随后做了实验。从ISCAS-89电路的实验结果来看,该方法达到了预期的结果。
