基于TDC的全数字锁相环研究与设计

随着集成电路的飞速发展，锁相环已经成为现代时钟电路的重要组成部分，是现代超大规模集成电路中必不可少的核心组成部件，用它来产生和提供片内高速时钟。本文在大量阅读国内外相关锁相环技术的文献基础上，介绍了锁相环技术的发展概况、基本概念、分类及应用，深入分析研究了全数字锁相环的结构原理，并设计了一种基于时间数字转换器的全数字锁相环（ADPLL）。本文给出了全数字锁相环的系统结构及各个子模块的电路，建立了全数字锁相环的数学模型，并分析了它的稳定性和可行性。本文针对传统时间数字转换电路的不足，通过加入上升沿检测电路，扩大计数器位宽，使之不仅能完成时数转换的基本功能，而且提高了时数转换的准确性，扩大了相位差的测量范围；采用一个环形振荡器同时给数控振荡器和时间数字转换器提供多相参考时钟信号，它的转换精度乘积为1，使环路对工艺、电压、温度都不敏感，增强了稳定性；通过加入可编程任意整数分频器进行分频，使得反馈时钟波形占空比保持为50%；通过简化传统数控振荡器的结构，使之基本功能保持不变，且有效地减小了电路的占用面积。此外，还介绍了各个数字模块的设计实现和编码技巧、数字集成电路的开发设计流程以及数模混合仿真流程。本文基于标准0.18μm CMOS的数字逻辑工艺，采用自顶向下的设计方法完成了整个全数字锁相环的RTL级设计、仿真以及关键模块的版图实现。仿真结果表明，锁相环的锁定输出频率范围为64MHz~640MHz，分频系数范围为27~70。当参考频率为10MHz时，环路锁定时间在12μs以内。