由于高性能、低成本已成为SoC设计的主要挑战,作为片上时钟发生器锁相环的设计变得非常关键。然而传统的电荷泵锁相环作为一个数模混合电路,在工艺上与系统芯片中的数字电路存在兼容问题。因此在SoC系统中设计一款高性能的、与数字电路兼容的全数字锁相环至关重要。本文设计了一款面向嵌入式系统芯片Garfield5的全数字锁相环IP核。首先,在分析Garfield5对锁相环具体应用要求的基础上,确定了锁相环IP核的总体电路结构和各项性能参数,建立了锁相环的系统模型。然后将各项参数指标分到各个模块上,进行单元电路的设计。由于数控振荡器影响着锁相环的捕获范围、功耗以及抖动特性,在设计时采用全定制设计的方法,对其它数字模块的设计则采用Verilog硬件描述语言RTL代码实现。在后端设计中,采用了DC+Astro+Calibre的设计流程,在满足设计指标的基础上大大缩短了设计时间。最后,对锁相环进行了仿真测试,并建立了时序、功能和物理模型,最终实现了一个可复用的锁相环IP核。由于借鉴了传统的ASIC设计流程,整个电路全部由标准单元实现,因此这种锁相环与数字电路完全兼容,且具有很强的移植性,在转工艺时非常方便,大大缩短了上市时间。本文设计的全数字锁相环采用SMIC 0.18um CMOS工艺,整个芯片的面积为252μm×182μm。Hsim仿真结果表明,DCO输出频率为250MHz时,功耗为3.3mW,捕获时间为9.8us。测试结果表明,锁相环的捕获频率范围为108MHz～304MHz,DCO输出频率为188MHz时的峰峰值抖动为220ps,在测试芯片中为32位RISC处理器提供精确时钟。
