本论文提出了几种简单的静电放电防护技术在静电放电下启动的工作机制,并将其应用在亚微米或深亚微米互补式金属氧化物半导体集成电路(CMOS IC)的静电放电防护设计上,以避免集成电路受到静电放电的破坏。在互补式金属氧化物半导体(CMOS)集成电路中,随着量产制程的演进,器件的尺寸已经缩减到深亚微米(deep-submicro)阶段,以增进集成电路(IC)的性能及运算速度,以降低每颗芯片的制造成本。但随着器件尺寸的缩减,半导体元件的结面击穿(Junction Breakdown)电压越来越接近于栅极氧化层(Gate Oxide)的击穿电压,所以集成电路的静电放电防护设计方法也越来越困难。通过本论文的研究讨论,基本掌握集成电路的静电放电防护设计的方法和策略以及针对不同的集成电路如何选择最佳的静电放电防护方案。首先,从静电放电的基本模型出发,了解各种模型的定义和标准。因为不同的模型对应着不同的测试判定标准,所以静电放电的测试也有很多种组合。同一引脚选择的测试方法不同,得到的静电放电防护等级可能不同。另外,静电损伤的失效模式及失效机理为深入分析集成电路的静电放电损伤提供了基础。其次,从静电放电防护基本元件在遭到静电放电重击下启动的基本原理为起点,分析各种元件在静电放电重击下的工作特性,再结合静电放电防护的概念和策略,设计出有效地静电放电防护电路。为了提高CMOS集成电路的静电放电防护能力,本论文主要从制程上的改进、元件上的改进和电路上的改进入手,分别分析了为什么通过这些改进能够有效地提高静电放电防护能力及其各自的优缺点。最后,本论文还讨论了全芯片的静电放电防护问题。ESD防护已经不单是输入脚或输出脚的ESD防护设计问题,而是全芯片ESD防护涉及问题。ESD损伤发生在输入或输出脚上,这是容易被发现以及解决的问题。但是,当ESD损伤发生在IC的内部电路,甚至在Mixed-mode IC的界面电路上时,要找到ESD损伤的部位而加以处理是很耗时间且困难极高的分析工作。因此,全芯片的ESD防护设计在IC开发阶段就要被考虑在IC中,以事先防范各种可能的ESD测试及实际上IC所可能碰到的ESD问题。
