自集成电路问世以来,其速度、规模和性能均以令人惊异的速度向前发展。在集成电路发展初期,人们主要关注的是芯片的速度和面积,而对电路功耗的考虑处于相对次要的位置。然而,随着半导体工艺和电子设计自动化技术的飞速发展,芯片的工作速度和集成度不断提高,功耗也在持续增长。进入深亚微米或纳米工艺后,功耗已经成为继速度、面积之后的又一关键问题。因此,通过有效的技术降低集成电路的功耗具有非常重要的意义。在对CMOS电路的功耗分析中发现,减少电路内部的节点数以及所有节点的开关活动将能有效的降低电路功耗。在数字系统中,时钟是跳变最频繁的信号,其每个周期要跳变两次,而且需要驱动大量的负载,因而消耗了系统中很大比例的功耗。针对时钟系统的低功耗设计,首先,本文提出了时钟边沿控制技术,通过恰当的方法封锁冗余时钟边沿的触发,减少电路内部冗余的翻转行为,同时可以简化电路结构。与原有的门控时钟技术相比,本文提出的时钟边沿控制技术可以一次只封锁一个时钟边沿的触发,其应用范围更广。而门控时钟技术只适用于单边沿触发器,是一种特殊的时钟边沿控制技术。其次,本文提出了基于灵活封锁的门控时钟技术,综合考虑门控技术在系统功耗上的成本和收益,不封锁控制成本过高的冗余时钟,在很多情况下能够得到比传统门控时钟技术更优化的低功耗设计。同时,为了一次只封锁一个时钟边沿的触发,需要设计新型的触发器结构。本文设计了时钟边沿可控的双边沿主从型触发器,并提出了隔态封锁技术,首次完成了对双边沿主从型触发器中所有冗余时钟信号的封锁,有效降低了电路功耗。最后,本文进一步设计了时钟边沿可控的单边沿脉冲式触发器和时钟边沿可控的双边沿脉冲式触发器,通过抑制冗余窄脉冲信号的产生,有效减少触发器内部节点的冗余跳变,大幅度降低了电路的功耗。设计实例表明,文本提出的时钟边沿控制技术能够有效消除时序电路中冗余的时钟信号,显著降低电路系统的功耗,具有先进性和实用性。所设计的各种低功耗触发器均采用HDPICE进行了模拟和验证,均具有正确的逻辑功能和良好的瞬态特性。与相关文献中的电路相比,本文提出的电路具有电路结构简单,功耗低的特点。
