基于JESD204B协议的高速串行接收机控制器的数字电路设计与实现

JESD204B论文 高速串行接口论文 多通道同步论文 确定性延迟论文
论文详情
中文摘要第3-4页
英文摘要第4-5页
1 绪论第8-12页
    1.1 研究背景与意义第8页
    1.2 国内外研究现状第8-9页
    1.3 论文的主要工作和结构第9-12页
        1.3.1 论文主要工作第9页
        1.3.2 论文结构第9-12页
2 JESD204B协议的分析与研究第12-24页
    2.1 JESD204B协议介绍第12-14页
        2.1.1 JESD204第12页
        2.1.2 JESD204A第12-13页
        2.1.3 JESD204B第13-14页
    2.2 JESD204B协议分析第14-22页
        2.2.1 数据链路层第14页
        2.2.2 码组同步第14-16页
        2.2.3 对齐字符插入第16-18页
        2.2.4 初始化通道对齐第18-20页
        2.2.5 确定性延迟第20-22页
    2.3 本章小结第22-24页
3 JESD204B接收控制器的设计方案第24-32页
    3.1 JESD204B接收控制器设计指标第24页
    3.2 JESD204B接收控制器整体架构设计第24-26页
    3.3 JESD204B接收控制器可测试性设计第26-30页
        3.3.1 片内测试码的设计第26-29页
        3.3.2 片内测试架构的设计第29-30页
    3.4 本章小结第30-32页
4 JESD204B接收机控制器关键数字电路设计第32-82页
    4.1 解扰器的设计原理及实现方案第32-38页
    4.2 Comma检测器设计原理及实现方案第38-41页
    4.3 8B/10B解码器设计原理及实现方案第41-58页
        4.3.1 8B/10B编码电路的设计原理第41-46页
        4.3.2 8B/10B解码电路的设计及实现第46-58页
    4.4 解帧器的设计原理及实现方案第58-65页
    4.5 控制字符检测与替换的设计原理及实现方案第65-68页
    4.6 多通道对齐及确定性延迟的设计原理及实现方案第68-72页
    4.7 接收机控制器状态机的设计原理及实现方案第72-81页
    4.8 本章小结第81-82页
5 JESD204B收发机样片功能测试分析第82-96页
    5.1 测试平台的搭建第82-87页
        5.1.1 测试芯片顶层参数配置与监控信号读取第84-85页
        5.1.2 FPGA板级系统调试第85-87页
    5.2 样片功能测试第87-95页
        5.2.1 测试芯片JESD204B控制器近端环回测试第88页
        5.2.2 测试芯片JESD204B控制器远端环回测试第88-89页
        5.2.3 测试芯片PHY的串行环回测试第89-90页
        5.2.4 测试芯片JESD204B控制器通过PHY串行环回测试第90页
        5.2.5 测试芯片PHY发送测试第90-91页
        5.2.6 测试芯片PHY接收测试第91页
        5.2.7 测试芯片JESD204B发送控制器片外发送测试第91-92页
        5.2.8 FPGA JESD204B IP发送,测试芯片JESD204B控制器接收测试第92页
        5.2.9 测试芯片JESD204B接收控制器片外环回测试第92-93页
        5.2.10 测试芯片双链路subclass0和subclass1工作模式测试第93-94页
        5.2.11 测试芯片双链路确定性延迟测试第94-95页
    5.3 本章小结第95-96页
6 展望与总结第96-98页
    6.1 全文总结第96-97页
    6.2 未来研究工作展望第97-98页
致谢第98-100页
参考文献第100-104页
附录第104页
    A. 作者在攻读学位期间发表的专利第104页
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