随着集成电路技术的飞速发展,锁相环由于其独特的优良性能得到了广泛应用,也已成为集成电路设计中非常重要的模块电路,对电子产品的整体性能起着重要作用。全数字锁相环克服了传统混合锁相环在制作工艺中的兼容性问题,而高阶锁相环具有锁定时间短和捕获范围宽等优点,所以研究高阶全数字锁相环具有积极的现实意义。锁定时间是锁相环的主要动态性能指标之一,提高它的方法有很多种,但通常采用提高锁相环的阶数来提高锁定时间的方法。然而增加锁相环的阶数,就要增加环路滤波器处滤波器的阶数,带来了复杂滤波器设计的问题。本文提出了一种级联多个简单的一阶全数字锁的方法构成高阶全数字锁相环,因此避免了复杂滤波器的设计。首先,分析和比较现有锁相环的结构和原理,确定二阶全数字锁相环的整体设计思路。针对FPGA模块化和层次化的设计特点,将锁相环划分为四个基本模块,然后分别采用Verilog HDL完成了四个模块的程序编写,利用Xilinx ISE软件对其进行综合、功能模拟和时序模拟,在仿真结果正确可行的基础上,通过模块调用构成一阶全数字锁相环,再次对一阶全数字锁相环进行综合、功能模拟和时序模拟。最后,利用时序模拟可行的两个一阶全数字锁相环级联构成二阶全数字锁相环,对二阶全数字锁相环系统进行时序仿真,生成位流文件,下载至FPGA实验电路板上进行板级测试,得到了满意的结果。
