无线网络、信息通讯等高速信号处理领域对ADC的速度和精度的要求越来越高。折叠插值ADC继承了Flash ADC高速度的特点,同时粗细量化同步进行的工作模式极大地减少了比较器的个数,因而减小了系统的面积和功耗开销,成为高速ADC的研究热点,因此设计一种高性能的折叠插值ADC具有重要的理论意义和实际应用价值。本文首先对折叠插值ADC的工作原理进行了阐述,介绍了粗量化通道和细量化通道协同工作的过程,并分别对折叠技术和插值技术的基本原理和电路结构作了详细说明。从系统速度、精度、面积和功耗开销等方面综合考虑,本设计最终采用的是3位粗量化和5位细量化的结构,并选用差分对折叠结构和电压插值结构。其次,通过对传统单级折叠插值ADC结构中存在的非理想因素进行分析,并给出相对应的解决方案,最终采用两级级联的结构以缓解非理想效应的影响,并通过Simulink建立系统理想模型,验证了两级级联结构折叠插值ADC的可行性。在理想模型的基础上,分析了关键模块的参数选取对整体系统性能的影响,指导实际电路的设计。最后,在原理分析和系统级建模的基础上,对折叠插值ADC的关键电路进行了设计仿真,包括：前端预放大电路,并分析了预放大器对于参考电压电阻网络的负载效应；折叠器、插值电路、比较器等电路设计。采用3*3级联的折叠电路在实现大的折叠系数的同时,有效降低了对折叠电路带宽的要求；电压插值电路通过采用两级低插值系数的电阻插值结构,改善过零点偏移的问题,从而提高系统的线性度；位同步电路保证了粗量化和细量化信号的同步输出,以消除错误编码的发生。本文基于TSMC 0.18um CMOS工艺,电源电压为1.8V,利用Cadence 的 Spectre软件对所设计的电路进行了仿真。仿真结果表明,所设计的折叠插值ADC在采样频率为500MHz时,输入正弦波信号频率为7.8125MHz下的有效位数达到7.50bits,在采样频率为1GHz时,输入正弦波信号频率为465.82MHz下的有效位数达到7.26bits,满足设计指标的要求。
