自偏置锁相环的设计与实现

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锁相环(PLL)广泛应用于数字集成电路的时钟发生器,无线通信系统的频率合成器和数据时钟恢复电路中,因此高性能的PLL的研究及其应用一直是集成电路设计领域的一个热点。本课题研究的自偏置锁相环是用于图像处理ASIC和SoC的时钟发生器,该锁相环结构简单、可移植性高,因此具有重要的研究意义。本文描述了二阶电荷泵锁相环组成电路模块及其线性数学模型,分析并推导出二阶电荷泵锁相环的闭环传递函数及环路参数:固有频率(Natural Frequency)?N数和阻尼因子(Damping Factor)?。讨论了上面两个参数的对锁相环系统的影响,并给出了要得到固定的阻尼因子?和固定的环路带宽与工作频率?N/?REF,需要怎样的电路参数条件。然后通过分析了自偏置锁相环的原理和线性数学模型,得出其环路参数?N和?为常数,表明该自偏置锁相环具有良好的可移植性。为了提高集成度以及便于数字制造工艺兼容,自偏置锁相环的环路滤波电容采用CMOS器件电容来实现。环路滤波电阻不是采用无源电阻,而是通过对称负载结构来实现的,避免了由于电阻不精确对环路的影响。为了防止死区效应,鉴频鉴相器的复位路径上添加了一定的延时。偏置产生电路实现两个功能:一是根据系统的工作状态建立动态偏置点,实现自偏置功能;二是通过叠加原理实现比例-积分环路滤波器功能。零失调电荷泵采用差分延时单元构成;压控振荡器采用四级环形压控振荡器结构。本课题完成了自偏置锁相环的电路设计与仿真,版图的设计,并采用0.18μm全数字CMOS工艺流片,最终测试结果表明该锁相环能够实现四种频点的输出,达成预期各项设计规格要求,能够作为图像处理ASIC和SoC系统的时钟发生器。
摘要第4-5页
Abstract第5-6页
缩略语第9-10页
1 绪论第10-14页
    1.1 课题背景及研究意义第10-11页
    1.2 本文的主要工作第11-12页
    1.3 本文的组织结构第12-14页
2 电荷泵锁相环的介绍与理论分析第14-30页
    2.1 锁相环的基本结构和原理第14页
    2.2 锁相环的组成模块第14-22页
    2.3 电荷泵锁相环设计与环路分析第22-30页
3 自偏置锁相环的设计与环路特性分析第30-38页
    3.1 自偏置锁相环基本原理第30页
    3.2 带对称负载的差分延时单元和偏置产生电路第30-33页
    3.3 自偏置锁相环路滤波器电路的实现第33-34页
    3.4 自偏置锁相环的数学模型第34-38页
4 自偏置锁相环的设计与仿真第38-55页
    4.1 自偏置锁相环系统组成模块第38-39页
    4.2 防死区鉴频鉴相器的设计与仿真结果第39-41页
    4.3 零失调电荷泵的设计与仿真结果第41-43页
    4.4 偏置产生电路的设计与仿真结果第43-45页
    4.5 基于对称差分延时单元的压控振荡器的设计与仿真结果第45-49页
    4.6 整数分频电路设计与仿真结果第49-51页
    4.7 启动电路设计与仿真结果第51-53页
    4.8 自偏置锁相环整体电路设计和仿真第53-55页
5 自偏置锁相环版图的设计与测试结果第55-62页
    5.1 版图及相关验证第55-58页
    5.2 自偏置锁相环测试结果第58-62页
6 结论与展望第62-64页
    6.1 结论第62-63页
    6.2 工作展望第63-64页
致谢第64-65页
参考文献第65-68页
附录 攻读硕士期间发表的论文及参与的项目第68页
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论文编号ABS3619817,这篇论文共68页
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