DSP中通信接口的研究与实现--同/异步串口的研究与设计

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数字信号处理器(Digital Signal Processor,简称DSP)是一种能够快速实现各种数字信号处理的高性能微处理器。由于其具有高性能、接口丰富以及配置灵活等特点,目前已广泛应用于通信、汽车电子、海量存储和消费类音频与视频等领域。随着DSP技术的迅猛发展,串行通信接口在DSP中扮演着越来越重要的角色。目前国内关于串口的研究一般是单一的同步或异步串口,而将同步和异步功能集成在一起的同/异步串口并不多见。同/异步串口(Synchronous/Asynchronous Serial Interface, SASI)具有功能丰富、可配置性强、兼容性好等特点。本文从32位高性能DSP系统出发,重点围绕DSP系统中同/异步串口的设计展开工作。先从同步模式和异步模式等方面对SASI串口的工作原理进行研究,并根据其所处的DSP系统环境,提出SASI串口的设计需求。采用自顶向下的VLSI设计方法,先从系统级对SASI进行分析与模块划分。然后对寄存器单元、时钟产生单元、发送模块和接收模块等功能模块分别进行RTL级设计,并给出详细的设计思想和实现方法。设计过程中,结合同步通信和异步通信的特点,合理的复用了两者的共同功能逻辑,使得同/异步串口的面积和功耗大大减少。另外,采用小数分频等技术极大地降低了串口的波特率误差。同时本文还总结出跨时钟域的信号同步处理技术以及低功耗设计策略在SASI中的体现等。文章分别从模块级、顶层级以及SOC系统级,对设计进行充分的仿真验证。最后在TSMC 65nm先进工艺库下,对设计进行逻辑综合与时序验证。结果表明,在时钟频率为200MHz下,SASI串口能够稳定工作,其面积为11,231μm~2,总功耗仅为507.9μW,很好的满足了设计要求。SASI的异步传输速率最大可以达到12.5 Mb/s,同步传输速率可达25Mb/s。其异步传输速率比国外同类设计提高了3倍,而同步传输速率与单一功能的高速同步串口相比还有一定的差距,但SASI串口比单一串口功能更丰富,这也说明了SASI串口在功能上的优势是以降低传输速率为代价的。另外,本文设计的SASI串口具有唤醒模式,能很好地支持多处理器间通信,为DSP与其他处理器间的通信提供了一种选择。目前,该SASI串口已经成功应用于32位高性能DSP中,且工作稳定。
摘要第3-4页
Abstract第4页
第一章绪论第7-11页
    1.1 课题研究的背景第7-8页
    1.2 串行通信接口第8页
    1.3 课题的研究目的及意义第8-9页
    1.4 本文工作及组织结构第9-11页
第二章同/异步串口的原理第11-19页
    2.1 数据传输方式第11-12页
        2.1.1 并行传输与串行传输第11页
        2.1.2 同步通信与异步通信第11页
        2.1.3 单工、半双工及全双工传输第11-12页
    2.2 同/异步串口的工作原理第12-15页
        2.2.1 同步工作模式第12-13页
        2.2.2 异步工作模式第13-14页
        2.2.3 唤醒模式第14-15页
        2.2.4 SASI 中断第15页
    2.3 DSP 系统第15-18页
    2.4 本章小结第18-19页
第三章同/异步串口的设计第19-41页
    3.1 设计要求第19页
    3.2 顶层设计第19-21页
        3.2.1 顶层接口定义第19-20页
        3.2.2 模块架构设计第20-21页
    3.3 模块单元设计第21-35页
        3.3.1 控制及状态寄存器单元第21-23页
        3.3.2 时钟产生单元第23-30页
        3.3.3 发送模块第30-31页
        3.3.4 接收模块第31-33页
        3.3.5 FIFO 单元第33-35页
    3.4 跨时钟域的信号同步处理第35-38页
        3.4.1 亚稳态第35-36页
        3.4.2 触发器级联同步器第36-37页
        3.4.3 双时钟脉冲同步器第37-38页
        3.4.4 异步FIFO第38页
    3.5 SASI 中的低功耗设计第38-40页
        3.5.1 编码技术第39-40页
        3.5.2 门控时钟技术第40页
    3.6 本章小结第40-41页
第四章同/异步串口的验证与仿真第41-57页
    4.1 验证流程第41-42页
    4.2 模块级功能仿真第42-48页
        4.2.1 时钟产生单元的仿真第42-45页
        4.2.2 发送模块的仿真第45-46页
        4.2.3 接收模块的仿真第46-47页
        4.2.4 FIFO 单元的仿真第47-48页
    4.3 顶层级功能仿真第48-52页
        4.3.1 同步通信模式的仿真第48-49页
        4.3.2 异步通信模式的仿真第49-50页
        4.3.3 多处理器间通信的仿真第50-52页
    4.4 SOC 系统级仿真第52-56页
        4.4.1 SOC 系统级验证平台第52-53页
        4.4.2 测试代码及仿真流程第53-54页
        4.4.3 SASI 系统级仿真第54-56页
    4.5 验证质量第56页
    4.6 本章小结第56-57页
第五章逻辑综合与时序验证第57-63页
    5.1 逻辑综合第57-59页
        5.1.1 综合策略第58页
        5.1.2 综合划分与编码风格第58-59页
    5.2 时序验证第59-61页
        5.2.1 时序路径与时序检查第59-60页
        5.2.2 时序报告第60-61页
    5.3 结果分析与优化第61-62页
        5.3.1 优化策略第61页
        5.3.2 结果分析第61-62页
    5.4 本章小结第62-63页
第六章总结与展望第63-65页
    6.1 论文总结第63-64页
    6.2 展望第64-65页
致谢第65-66页
参考文献第66-69页
附录:作者在攻读硕士学位期间发表的论文第69页
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