纳米级CMOS高速低功耗加法器设计研究

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全加器(Full-Adder)作为基本的运算单元,在很多VLSI系统中都有很广泛的应用,是构建CPU和DSP等运算电路的核心,其速度和功耗以及面积等的性能将直接影响到整个集成电路的表现;如果能将这些性能改进,势必对集成电路整体性能有所提升;而随着信息技术的不断发展,人们对低功耗,高性能和高集成度的不断追求,电源电压不断降低,特征尺寸不断减小,已经达到纳米级水平,由此在集成电路设计中越来越多新的物理效应需要加以考虑,比如低电源电压下的信号驱动能力、互连延迟,纳米集成电路的漏电,功耗密度和物理实现等等;这些对低功耗高速度的追求对在纳米工艺下设计全加器的提出了许多挑战。本文基于90纳米CMOS工艺,设计了一种电路结构简单,延时小,功耗低,芯片面积小的CMOS全加器;该全加器单元共用11只晶体管,通过在关键路径上采用三管XNOR门实现高速进位链,并且用反相器补充由于阈值电压损失造成的关键路径上逻辑电位的下降,达到进位位全摆幅输出,保证了输出信号的驱动能力,满足了高速和低功耗的要求;通过HSPICE仿真,并与现有的进位位输出全摆幅全加器比较,本文提出的全加器结构在速度、功耗、面积性能上均有很大的提升。
摘要第3-4页
Abstract第4页
第一章 绪论第8-10页
    1.1 本文研究背景第8页
    1.2 论文的主要研究工作及结构第8-9页
        1.2.1 本文的主要工作第8-9页
        1.2.2 本文框架第9页
    1.3 本章小结第9-10页
第二章 纳米级低功耗CMOS集成电路设计第10-28页
    2.1 集成电路的发展已达到纳米级水平第10-12页
        2.1.1 硅基MOS集成电路仍将是微电子技术的主流第10页
        2.1.2 等比例缩小定律仍然有广阔的发展前景第10-12页
    2.2 纳米CMOS集成电路面临的挑战第12-16页
        2.2.1 器件尺寸缩小对工艺的挑战第12-13页
        2.2.2 纳米级IC低功耗设计考虑第13-14页
        2.2.3 纳米级IC的制造成本和承受能力第14页
        2.2.4 纳米CMOS电路新的物理效应第14-16页
    2.3 纳米集成电路中的互连线第16-17页
    2.4 纳米级CMOS集成电路漏电流组成及其降低技术第17-19页
        2.4.1 漏电流组成第17页
        2.4.2 漏电流降低技术第17-19页
    2.5 纳米CMOS集成电路设计方法学第19-22页
        2.5.1 传统设计方法的不足第19页
        2.5.2 纳米集成电路设计方法学—持续收敛方法学第19-21页
        2.5.3 纳米级集成电路的物理实现的考虑第21-22页
    2.6 集成电路低功耗设计方法第22-27页
        2.6.1 CMOS集成电路功耗分析第23页
        2.6.2 低电压、低功耗设计的限制因素第23-24页
        2.6.3 层次化的低功耗设计第24-27页
    2.7 本章小结第27-28页
第三章 加法器概论第28-40页
    3.1 加法器基本原理第28-30页
    3.2 N位加法器第30-37页
        3.2.1 串行进位加法器第30-32页
        3.2.2 进位选择加法器(Carry—Select Adder)第32页
        3.2.3 超前进位加法器(Carry—Look ahead Adder)第32-34页
        3.2.4 扩展为宽位加法器第34页
        3.2.5 曼彻斯特加法器(Manchester Adder)第34-36页
        3.2.6 进位旁路加法器(Carry—Skip Adder)第36-37页
        3.2.7 进位保留加法器(Carry—Save Adder)第37页
    3.3 加法器性能指标第37-39页
        3.3.1 速度指标—延迟(Delay)第37页
        3.3.2 功耗第37-39页
        3.3.3 功率延迟积(PDP)第39页
    3.4 本章小结第39-40页
第四章 高速低功耗1 位全加器设计研究第40-60页
    4.1 进位位输出全摆幅全加器第40-47页
        4.1.1 互补CMOS全加器第40-41页
        4.1.2 Pseudo-n MOS结构全加器第41-42页
        4.1.3 Dynamic CMOS全加器第42页
        4.1.4 Bridge 24T全加器第42-45页
        4.1.5 TGA全加器第45-46页
        4.1.6 TFA全加器第46-47页
    4.2 进位位输出非全摆幅全加器第47-57页
        4.2.1 14T全加器第47-49页
        4.2.2 16T全加器第49-50页
        4.2.3 CLRCL全加器第50页
        4.2.4 SERA全加器第50-51页
        4.2.5 9A、98和13A全加器第51-54页
        4.2.6 8T、10T和14T全加器第54-55页
        4.2.7 GDI技术实现的全加器第55-57页
    4.3 全加器性能比较分析第57-58页
    4.4 本章小结第58-60页
第五章 纳米级高速低功耗11T CMOS全加器设计第60-70页
    5.1 3T_XOR和3T_XNOR第60-61页
    5.2 本文提出的 11 管CMOS全加器第61-62页
    5.3 仿真验证第62-65页
    5.4 结果分析第65-68页
    5.5 小结第68-70页
第六章 总结第70-72页
致谢第72-74页
参考文献第74-77页
研究成果第77-78页
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